关键词：液晶电视；数字模块；设计
随着电视技术的不断发展，LCD液晶电视销量正在逐年以70%的速度上升。然而，这些不断发展的技术都离不开数字模块的设计开发。
该产品设计有两路AV输入、S_VIDEO输入及两路HDTV高清输入、两路HDMI输入、PC输入等。HDTV可达到1080P60Hz的高分辨率，HDMI支持1.2协议。
1产品特点及设计目标
1.1产品的特点：
①该产品设计采用TRIDENT公司的SVP-AX32单芯片处理。
②信号端子功能强大。
1.2主要设计目标
①视频信噪比≥40dB。
②视频信号幅度：2.0±0.2Vp-p。
③音频信噪比≥40dB。
④音频失真率≤2%。
2电路组成及原理简介
①音视频处理电路。音视频处理电路由SinglechipSVP-AX32完成。音频处理电路是将外部输入的AV信号的Audio信号、HDMI信号等在SVP-AX32内部经过音频矩阵电路、音频解调电路、音频处理电路、唇同步电路等处理转换为数字及模拟音频进行输出。
视频处理电路是将外部输入的RF信号、AV信号、色差信号、复合视频信号、HDMI信号等在SVP-AX32内部经过模拟矩阵电路、ADC转换电路、3D视频解码、边缘自适应逐行交织电路、增强的亮度/色度处理电路、GAMMA校正电路、LVDS传输电路等处理输出LVDS信号及模拟视频。
②控制电路的设计。主CPU、SUBMCU、程序存储器（FLASH）、数据存储器（SDRAM）、总线驱动器等组成的控制电路是产品的控制中心，控制和协调各部分电路的正常工作，实现产品的各种功能。
③音频D/A转换器。SVP-AX32输出的数字音频经外部D/A转换，输出模拟立体声音频信号。
④数据接口。I2C、RS232、JTAG等数据传输接口主要完成产品与外界的低速数据通信。
⑤电源管理电路。本产品正常工作电压是9V、5V、3.3V、2.5V、1.2V。为降低待机功耗设计有可带控制的LDO，当LDO控制端为低电平时输出电压为低，产品处于待机状态。反之产品则正常工作。
3测试结果讨论
3.1主要测试仪器及设备
主要测试仪器有LT1610A高清信号源、FLUKE54200、5418、HS7100多制式彩色电视集中信号源、VM700T视频分析仪、AV1485A射频合成信号发生器等。
3.2测试结果
①视频信噪比：最小41dB；②视频信号幅度：2.0～2.1Vp-p；③音频信噪比：最小43dB；④音频失真率：最大0.4%。
3.3设计过程中解决的主要问题①印制电路板的设计和制作。该产品的PCB设计对于防止EMC干扰等起到很大作用总结有以下几点：
Memory设计。该产品采用的Memory是DDR-SDRAM，时钟频率高达250MHz，为防止EMC干扰。设计时采用数据线、地址线和差分对时钟线最短化设计。为使电路稳定工作参考电压Vref线宽设计在0.2mm以上，并且其退藕电容和分压电阻尽可能接近IC引脚。
HDMI回路设计。为保证差分对阻抗在100欧姆±10%，在设计时线径/线距采用5mil/5mil设计。并且线长度尽可能短。
CPU回路设计。为减小EMI在SPIFlash的数据/时钟线和AX32间增加33欧姆的电阻。并且放置了0.1uF和10uF的退藕电容。
②可靠性设计。经过仔细分析电路的各个回路，对所有电解电容和三极管的实际耐压值进行了测量，通过与产品设计电压进行对比，以保证产品的可靠性。
4结语
通过对该产品的主要技术指标测试，各项指标都有一定的余量，能够很好的满足用户的要求。
关键词：信号发生器；分频技术；脉冲信号；FPGA；DDS
中图分类号：TN911?34文献标识码：A文章编号：1004?373X（2016）13?0072?05
Abstract：Toobtaindifferentmodulatinganddrivingsignalssuitingforopticalfibersensingandopticalfibercommunicationsystem，adesignschemeofthemultipurposesignalgeneratorbasedonFPGAisproposed.Inthescheme，theFPGAdeviceistakenasthehardwareplatform，andthefrequencydivisiontechnologyandDDStechnologyareusedtogeneratethearbitrarylowandmediumfrequencysignal，andoutputapulsesignal，aDDSsignalandDCsignalatthesametime.Bothpulsewidthandrepetitionfrequencyofthepulsesignalcanberegulatedbycontrolkeys.Theminimumpulsewidthofpulsesignalcanreachupto8ns，theminimunpulsewidthdeviationislessthan0.5ns，andtherepetitionfrequencyisadjustedfrom0.05Hzto100MHz.TheoutputfrequencyrangeoftheDDSsignalis0.0582Hz～100kHz，andtheminimumfrequencycanreachupto0.0582Hz.Theexperimentalresultsshowthatallsignalsgeneratedbythesignalgeneratorhavegoodstabilityandhighprecision，andthegeneratorissuitableforvariousfields.
Keywords：signalgenerator；frequencydivisiontechnology；pulsesignal；FPGA；DDS
0引言
在光纤传感与光纤通信技术中，常需要对在光纤中传输的光载波信号做相应的调制处理以便能在信号接收端接收到按一定规律变化的光信号，以便有利于在信号接收端容易进行信号解调。例如，在分布式光纤传感技术中，常需要在AOM或EOM的射频端加载脉冲调制信号对窄线宽激光器输出的连续激光做脉冲宽度调制以便获得脉冲激励光信号[1?2]；此外，在光纤通信领域的信道监测技术中，常需要在发射机发出的信号上叠加一个小幅度的低频正弦信号作为标记，对于不同的信道采用不同的调制频率，通过在各中继端检测不同频率的调制信号辨别相应光信号的功率电平变化[3?4]。
然而，无论是对在光纤中传输的光载波做相应的信号调制处理，还是对相关的调制器加载驱动信号以使调制器正常工作，都必须解决调制信号和驱动信号的产生问题，尤其是产生稳定性好、高精度以及频率和幅度等参数可调的各种脉冲信号、正弦信号、锯齿波和方波等调制和驱动信号，对在信号接收端做信号的接收、转换与解调处理至关重要。而传统的信号发生设备往往功能单一、可产生的信号类型少或者仪器体积大而笨重且价格昂贵、使用环境受限制。鉴于近年来蓬勃发展的FPGA器件具有低成本、高度集成化与小型化、灵活的接口方式和控制方式、高速的运算能力和高性能等优势，采用FPGA为硬件平台，借助QuartusⅡ开发软件和VerilogHDL硬件描述语言设计信号发生器更显灵活和方便，且可用于多种工作场合，同时也缩减了相应仪器的体积和成本[5?6]。
1多功能信号发生器的总体设计
该多功能信号发生器是基于FPGA设计的，以Altera公司生产的CYCLONEⅣE系列EP4CE15F17C8芯片为设计核心，在QuartusⅡ13.0开发环境下采用VerilogHDL硬件描述语言编写模块化程序设计和实现各模块化电路。信号发生器的基本功能是能够产生任意中低频调制信号和驱动信号，并能同时输出一种脉冲信号和一种DDS信号及直流信号，脉冲信号的类型、重复频率、脉冲宽度和DDS信号的类型、输出频率、相位、幅值以及是否产生并输出直流信号都可通过键控方式调节。设计方案中同时应用分频技术和DDS技术可产生单脉冲信号、双脉冲信号、直流信号及各种形式的DDS信号，脉冲信号的脉冲宽度能分别以4ns和5ns为最小步进量进行键控调节；直流信号则通过让FPGA的外部引脚按实际需要持续输出高电平获得，并通过外接可调放大电路对直流电压信号进行幅值调节；DDS信号则通过外接12位D/A转换器和低通滤波器进行D/A转换和滤波处理后输出模拟波形。多功能信号发生器的结构框图如图1所示。
2主要组成电路
该信号发生器主要由晶振单元电路、PLL倍频电路、键控模块、直流信号产生电路、脉冲信号产生电路、DDS信号发生模块以及外接的直流信号滤波放大电路、脉冲信号滤波放大电路、D/A转换器和低通滤波器构成，其中PLL倍频电路、键控模块、直流信号产生电路、脉冲信号产生电路、DDS信号发生模块及D/A转换器的驱动电路是基于FPGA设计的。
2.1PLL倍频电路
为了达到设计要求和设计目标，以FPGA开发板上的晶振电路输出的50MHz时钟信号为基准时钟，在QuartusⅡ13.0开发环境下编程设计PLL倍频电路模块，并调用PLL宏功能模块进行倍频参数设置，实验中对50MHz的晶振时钟信号同时做4倍频和5倍频处理以便同时获得200MHz和250MHz的参考时钟信号，对其做时序约束处理后将250MHz的倍频时钟信号同时作为键控模块、直流信号产生电路、DDS信号发生模块和D/A转换器的参考输入时钟信号，而将250MHz和200MHz两个倍频时钟信号同时作为脉冲信号产生电路的输入时钟信号，其对应的最小时钟周期分别为4ns和5ns。
2.2键控模块
键控模块主要包括按键滤抖电路和按键编码电路，其目的是对FPGA开发板上的按键资源进行抖动消除和按键的功能编码，以便能通过按键对FPGA输出的脉冲信号和DDS信号进行各参数的调节控制，以及控制直流信号产生电路是否产生并输出直流信号。按键滤抖电路以PLL倍频电路输出的250MHz倍频时钟信号作为输入参考时钟，并以计数器对该参考时钟信号的时钟周期进行计数延时的方式完成按键的抖动滤除。各按键滤抖后再对其进行功能编码，使各按键在单击时分别调节DDS信号的波形、输出频率、相位和幅值参数及直流信号的产生与输出，按键长按时调节脉冲信号的类型、脉冲宽度和重复频率。
2.3直流信号产生电路及其放大电路
PLL倍频电路输出的250MHz倍频信号用作直流信号产生电路的参考输入时钟信号，在此倍频时钟信号的作用下，被指定的FPGA输出管脚在直流信号控制键允许输出直流电压信号的状态下将会连续地输出逻辑高电平，从而将FPGA内部集成电路的3.3V?LVTTL电平信号转换成稳定的直流电压信号输出，通过外接可调放大电路对此直流电压信号进行电压幅值的连续调节。直流信号放大电路选用ADI公司的低噪声、低漂移、高精度OP37G集成运放芯片，采用±18V直流电源供电，采用同相比例放大电路对FPGA输出的直流电压信号进行放大。直流信号放大电路的电路原理图如图2所示。
由式（4）可知，调节的阻值便可改变直流电压的放大倍数，调节的阻值亦可改变输出直流电压的幅度。实验中采用±18V直流电源电压供电时，运放电路实际输出的直流电压值为0～16V可调。在直流放大电路输出端设置固定电阻和可调电阻不仅在同相放大电路中实现了输出电压从零到最大值全域可调的目的，同时也能在运放电路的输出端起到限流及分压的作用。
2.4脉冲信号产生电路
脉冲信号产生电路以PLL倍频电路输出的250MHz和200MHz两路倍频时钟信号同时作为输入参考时钟信号，采用分频技术对两路参考时钟信号进行分频，以获得重复频率和脉冲宽度均可键控调节的单脉冲信号及重复频率、双脉冲宽度与双脉冲间距均可键控调节的双脉冲信号。分频技术的核心是利用计数器对参考时钟信号的时钟周期进行计数，使分频电路按实际需要的重复频率和脉冲宽度输出相应的高电平。单脉冲信号的脉冲宽度通过下式确定：
式中：与同式（5）；为分频计数器的初始计数值；为脉冲信号的重复频率调节参数且为整数且为自然数，重复频率的最小步进量与和有关，越大且越小，则重复频率的最小步进量越小，重复频率的单位为MHz。在确定时，当取时，重复频率向逐渐增大的趋势调节，当取时，重复频率向逐渐减小的趋势调节。
对于双脉冲信号的获取，当倍频系数取5时，同时采用两个计数器对250MHz倍频信号的时钟周期进行计数并输出两路单脉冲信号，其中一个计数器在倍频时钟的上升沿开始计数，另一个计数器则在倍频时钟的下降沿开始计数，使两个计数器的计数周期相同但让两路单脉冲信号在不同的时钟位置处输出高电平且两路单脉冲信号的脉宽相同，再将两路单脉冲信号进行或逻辑运算；当倍频系数取4时，只用一个计数器对倍频信号的时钟周期进行计数，并使其在两个不同的时钟位置处输出高电平并让两个高电平所占的时钟周期相等，对两个不同倍频系数的倍频时钟信号的切换则通过按键控制实现。实验中为保证脉冲信号具有较高的保真度[7?8]，双脉冲信号的两个近邻单脉冲之间的时间间隔需不低于10ns且可调节。双脉冲信号的两个近邻单脉冲宽度同样可由式（5）确定，而二者之间的时间间隔则由下式确定：
式中：参数同式（5）；为双脉冲信号的两个近邻单脉冲之间的间距调节次数；的单位为ns，其最小步进量依而定，分别为4ns和5ns。双脉冲信号的远邻重复频率同样可由式（5）确定。
经过FPGA管脚直接输出的脉冲信号在未做信号处理时，往往伴随有超限噪声、下过冲和振铃[9]，且脉冲信号的幅值通常较小，常常不能直接将其用作调制信号，因此，需要对脉冲信号进行滤波和放大处理。实验中选用TI公司的THS3001C运放芯片设计脉冲信号放大电路，它是一款-3dB带宽为420MHz、具有6500V/μs的电压转换速率、差分增益误差低于0.01%的高精度、高速和大带宽的电流负反馈式运算放大芯片，经过以此芯片为核心设计的信号滤波放大电路处理后，脉冲信号的超限噪声、下过冲及振铃均可被有效抑制，且脉冲信号的峰值将被适当放大以满足使用要求。
2.5DDS信号发生模块
2.5.1DDS的基本原理
DDS信号发生模块是基于直接数字频率合成技术（DirectDigitalFrequencySynthesis，DDS），利用全数字的方法先产生和频率相对应的波形相位量化序列，再完成相位到幅度的转换，对DDS信号发生模块输出的数据进行D/A转换并由低通滤波器滤波后输出期望的模拟波形[10?11]。
DDS信号发生模块主要由位的相位累加器、相位调整器、波形选择器、ROM波形存储表和乘法器构成，其中，DDS信号发生模块以相位累加器为核心，用于接收频率控制字及反馈值并完成相位累加运算，它由位的加法器和位的寄存器构成[12?13]。DDS信号发生模块的结构示意图如图3所示。
2.5.2DDS信号发生模块的工作过程
相位累加器的加法器接收到当前参考时钟作用下的频率控制字时，将其与相位累加器在上一个参考时钟作用下产生并输出的相位数据进行累加运算，在参考时钟作用下，运算结果一方面被再次反馈到相位累加器的加法器输入端用作下一个参考时钟周期下的相位数据输入量继续和频率控制字做线性累加，相位累加器加满时便产生一次溢出形成一个周期，此周期就是DDS合成信号的一个周期。另一方面，相位累加器每次输出的运算结果也将作为相位调整器的输入量之一，当有相位调整字输入相位调整器时，相位调整器将二者进行加法运算并截取其运算结果的高位作为ROM波形表的取样地址，每个ROM波形存储表中存有一个完整波形的幅值信息，因此，通过地址寻址方式对ROM表进行查表即可从ROM波形数据表中读出相应的波形数据，从而完成波形相位到幅值的转换，通过D/A转换器对读出的波形数据进行数模转换后输出阶梯波形，为提高模拟信号波形的幅度精度，实验中选用TI公司的12位宽的TLV5618芯片，其波形幅度分辨率可达D/A转换器输出的阶梯波形经过低通滤波器平滑滤波输出期望的模拟波形。
2.5.3DDS信号的频率扫描
相位累加器将接收到的相位增量作为步长进行相位的线性累加，而相位增量的量化值又决定了DDS信号的输出频率，因此，相位增量也被称作DDS信号的频率控制字，频率控制字和DDS信号的输出频率之间呈简单的线性关系：
式中为DDS信号的最小输出频率，即频率分辨率，因此，实验中DDS信号的最小输出频率可达0.0582Hz。DDS信号的输出频率通过键控模块中的频率控制键进行调节。
2.5.4DDS信号相位、波形及幅值的改变
DDS信号输出相位的改变通过位的相位调整器实现，相位调整器将位相位累加器输出的高位数据和输入的位相位控制字做加法运算，再将此运算结果重新作为ROM波形存储表的采样地址对ROM波形存储表进行查找即可；DDS信号波形的切换则通过编写程序设计状态机的方式在ROM查找表的前面设置一个波形选择器即可实现；对波形幅值的改变则通过在ROM查找表后设置一个乘法器，对ROM表中读出的波形数据按比例做行缩减即可实现。
3实验结果
4结语
本文以FPGA为硬件平台设计多用途信号发生器，不仅设计方式更为灵活，结合分频技术和DDS技术可同时输出直流信号和一种脉宽及重复频率可调的脉冲信号以及一种波形、相位、频率及幅值均可调的DDS信号，该信号发生器输出的各种信号稳定可靠、精度高，尤其适合在光纤传感及光纤通信系统中作为调制信号及驱动信号使用，且可用于多种工作场合，同时也缩减了相应仪器的体积和成本。
注：本文通讯作者为万生鹏。
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关键词:数字频率计74系列集成器件Proteus
中图分类号:TP39文献标识码:A文章编号:1007-9416(2010)08-0006-03
1系统结构框图及工作原理
数字频率计的结构框图如图1所示。工作原理:接通电源后,首先检测一下时钟源是否起振,然后将分频电路得到四种基频信号,待测信号通过放大整形后与时基电路一起送给闸门电路,从闸门电路出来的信号送入低位计数器开始计频,然后由最高位进位信号控制四种基频的选择,再由数据分配器去控制每一个小数点,从而简便的完成了换挡功能。在这里,我们用时基信号的下降沿经反相器去控制锁存信号,将数据读出,再由时基信号的低电平去控制计数器清零,进而保证了锁存是在清零之前,有效地完成两部工作。最后,由译码器将锁存的信号译码后,再由数码管显示出来。
2系统功能仿真调试
应用Protues进行仿真,验证所设计的电路能否将待测信号进行放大整形,能否实现频率测量,能否自动换挡、自动清零,测量高频时有无较大的误差,信号能否起振等。
2.1放大整形电路
2.1.1调试目的
测试放大整形电路是否具有放大整形的能,整形出来的波形是否为较为标准的方波信号。
2.1.2调试电路
调试电路如图2所示。
2.1.3调试结果
假设输入正弦波的幅值为2v,其显示结果为如图3所示。
2.2计频电路
2.2.1调试目的
调试该频率计能否实现自动换挡、自动清零以及能否测量出0-9.999MHZ的信号频率。
2.2.2调试电路
频率测试电路如图4所示。
2.2.3调试结果
1、待测信号的频率设为888HZ,其四位数码管的显示结果如图5所示。
2、待测信号频率设为12.58KHZ,其四位数码管的显示结果如图6所示。
3、待测信号频率设为100KHZ,其四位数码管的显示结果如图7所示。
4、待测信号频率设为1050KHZ,其四位数码管的显示结果如图8所示。
3调试结果分析
3.1调试电路已实现的功能
通过先分步调试后整体调试的方法,本设计已实现了测量范围从0-9.999MHZ的精确频率测量,并且能够自动换挡、自动清零。该数字频率计可主要用于测量正弦波、矩形波、三角波、尖脉冲等周期信号的频率值。
3.2调试中遇到的问题和此电路的不足
在调试的过程中遇到的问题主要在于对逻辑控制电路和闸门电路的调试。刚开始电平出现了黄色和测量高频率时测不出数值的问题,即使测量出来了,也会等很久,而且计出来的值总是比所设的值大一,于是我就将两个锁存端直接连接,缩短了它的反应时间,再用与非门做闸门电路,很好的解决了以上问题,并且计数很精确,所花的时间也很少。该电路的不足之处就是在于如果频率要求更高,那么对元器件的要求就更高,用这一电路就很难实现,就只有用微控制器MCU来完成此类频率计的设计了。
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